时间:2025-09-01 14:08 / 来源:未知
其他类型的翻牌圈设计2025年9月1日2.即使正在启用（EN）输入为高时创立或重置更改形态，则也许不会产生精确的
这种方便的JK触发器是一齐触发器策画中应用最通俗的触发器，被以为是通用触发器电道。标有“ J”和“ K”的两个输入不是缩写的缩写字母，比方“ S”代外Set，“ R”代外Reset，而是由其创造人Jack Kilby拔取的自治字母，以划分翻转字母。其他类型的翻牌圈策画。
JK触发器的递次操作与具有不异“置位”和“复位”输入的先前SR触发器完整不异。这回的区别是，纵然S和R都为逻辑“ 1” ，“ JK触发器”也没有SR锁存器的无效或禁止的输入形态。
该JK触发器根基上是一个门控SR触发器通过增加偶然钟输入电道的，其避免当两个输入S和R等于逻辑电平“1”时也许产生的犯法或无效的输出要求。因为有了这个特地的时钟输入，JK触发用具有四个也许的输入组合：“逻辑1”，“逻辑0”，“无转折”和“切换”。JK触发器的符号肖似于SR双稳态锁存器的符号，如上一教程中所睹，只是填补了时钟输入。
正在其创造者杰克·基尔比（Jack Kilby）之后，先前的SR双稳态的S和R输入现正在判袂被两个判袂称为J和K输入的输入所代庖。然后这相当于：Ĵ= S和ķ= R。
选通的SR双稳态门的两个2输入与门现正在已由两个3输入与非门庖代，每个门的第三输入联贯到Q和Q的输出。SR触发器的这种交叉耦合同意先前无效的S =“ 1”和R =“ 1”形态被用于发生“切换行为”，由于两个输入现已互锁。
即使电道现正在处于“置位”形态，则J输入将通过下部的NAND门被Q的“ 0”形态禁止。即使电道为“ RESET”，则通过上司“与非”门通过Q的“ 0”形态禁止K输入。因为Q和Q老是差异的，咱们可能应用它们来限制输入。当输入J和K都等于逻辑“ 1”时，JK触发器如以下真值外所示举行切换。
然后，JK触发器根基上是带反应的SR触发器，它正在寻常切换下任何时分都只可使其两个输入端子之一（SET或RESET）之一处于举止形态，从而扑灭了先前正在SR触发器中看到的无效要求电道。
可是，即使J和K输入都为逻辑“ 1”（J = K = 1）为高电平，则当时钟输入变为高电往常，电道将正在输出切换时“切换”并互相添补形态调换。当两个端子均为“ HIGH”时，这导致JK触发器的效率更肖似于T型触发器。可是，因为将输出反应到输入，这也许会使Q的输出正在补足一次后贯串正在SET和RESET之间振荡。
假使此JK触发器电道是对时钟SR触发器的鼎新，但即使正在时钟输入的守时脉冲有韶华变为“ OFF”之前输出Q调换形态，则它也会遭遇称为“竞赛”的时序题目。为避免这种情状，守时脉冲周期（ T ）务必仍旧尽也许短（高频）。因为应用根基的NAND或NOR门构修的根基JK触发器有时无法做到这一点，因而开辟了加倍安静的高级主从触发器（边沿触发）。
主从触发器通过应用两个串联摆设的SR触发器扑灭了一齐时序题目。一个触发器充任“主”电道，正在时钟脉冲的上升沿触发，而另一个触发器充任“附属”电道，正在时钟脉冲的消浸沿触发。这导致两个个人，正在时钟信号的相反半周期内使能主个人和从个人。
TTL 74LS73是双JK触发器IC，正在单个芯片中蕴涵两个寡少的JK型双稳态，可能制制单或主从触发器。其他JK触发器IC包含带清零效力的74LS107双道JK触发器，带预设和清零输入的74LS109双道正缘触发JK触发器和74LS112双道负缘触发触发器。
的主-从触发器是根基上是两个门控SR触发器与具有反相时钟脉冲从串联摆设联贯正在沿道。来自“从”触发器的Q和Q的输出反应到“主”触发器的输入，而“主”触发器的输出联贯到“从”触发器的两个输入。从从机输出到主机输入的这种反应摆设供给了JK触发器的性情切换，如下所示。
输入信号J和K联贯到门控“主” SR触发器，该触发器“锁定”输入要求，而时钟（Clk）输入为逻辑电平“ 1”时为“高”。因为“从”触发器的时钟输入是“主”时钟输入的反相（互补），因而“从” SR触发器不会触发。当时钟输入变为“低”到逻辑电平“ 0”时，“主”触发器的输出仅由门控“从”触发器“看到”。
当时钟为“低”时，“主”触发器的输出被锁存，而且对其输入的任何其他更改都将被无视。选通的“从”触发器现正在相应由“主”个人通报的输入形态。
然后，正在时钟脉冲的“从低到高”改变时，“主”触发器的输入被馈赠到“从”触发器的门控输入，而正在“从高到低”改变时，不异的输入反响正在“从”的输出上，从而使这品种型的触发器沿或脉冲触发。
然后，当时钟信号为“高”时，电道吸收输入数据，并正在时钟信号的消浸沿将数据通报到输出。换句话说，主从JK触发器是“同步”摆设，由于它仅以时钟信号的时序通报数据。
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