时间:2025-09-03 04:51 / 来源:未知
10G以太网是IEEE802．3ae工作组提出的建议cgtn官网入口通讯编制弗成避免地要受到各样搅扰的影响，使接管端收到的音信与发送端发出的音信不相似，即接管端收到的音信爆发了误码。为了消重数据通讯线道传输的误码率，平常有改革数据通讯线道传输质地和错误检测管制两种技巧。错误检测管制的技巧良众，本文磋议正在接人编制中并行竣工CRC-32编解码的技巧、并行CRC算法的Unfolding算法可能竣工并行CRC的准备，不过并行电道所用的资源减少到了本来的J倍。8位并行CRC算法、并行CRC-16的编码逻辑、USB技艺中并行CRC算法给出的并行算法都筑造正在公式递推的根柢上。当并行深度较小时，递阴谋法比力实用。而当并行深度很大的处境下(接人编制应用64比特并行数据通道)，递推经过就显得过于噜苏而缺乏适用性。为此，本文提出了矩阵法、代入法和流水线法等三种算法，处分了深度并行处境下CRC算法的竣工题目。诈欺本文提出的算法，可能得出64比特并行CRC准备的逻辑外达式，并用于接入编制的计划。设M／(x)为音信众项式，G(x)为天生众项式。日常的CRC编码技巧是：先将音信码众项式左移r位，即M（x）xr，然后作模2除法
所取得的月(x)便是CRC校验码。以二进制码0x9595H的CRC-32编码为例：
假若思用以上CRC-32次序准备其他长为L的序列的根本CRC-32码，只需将数组的上界和for轮回中i的初始值改为32+L，并用该序列庖代数组。发端的序列1即可。用数字电道竣工的串行CRC编码器如图1所示。图1中每个矩形流露D触发器。gi的取值畛域是1或者0。取1时流露通道，取0时流露断道。举行根本CRC-32编码时，每个D触发器初始形态为0，从数据端串行输入二进制的音信码。音信码输入已矣后，D触发器中锁存的数值便是音信码的根本CRC-32编码。此电道实用于音信码长为轻易值的处境。正在某些音信编制中以根本CRC爆发算法为根柢附加了新的规矩。比如IEEE802．3契约规矩，以太网的FES(帧校验序列)域以CRC-32为根柢，而且正在编码时最先将音信码的最初4个字节取反码，对主意地方、源地方、长度／类型域、数据域、PAD域求出根本CRC-32码之后再将结果取反，末了的结果才是FCS。同上述经过等价的另一种竣工技巧是将图1中全盘D触发器的初值置1，如许结果不必取反。为使电道计划者验证其FCS编码精确，IEEE802．3还给出了一个样本，即：将序列0xBED723476B8FB3145EFB3559H反复126次，末了取得的FCS值应当为0x94D254ACH。10G以太网是IEEE802．3ae处事组提出的创议。它依旧了以前以太网的帧构造，不过线Gbps的量级。为了消重10G以太网接入编制的功耗并到达芯片加工工艺的哀求，务必采用并行数据通道。为准备FCS需求切磋并行CRC算法。所计划的10G以太网接入编制采用64比特并行数据通道，以是本文首要磋议64比特并行CRC-32的竣工技巧。本文共先容三种竣工技巧，此中矩阵法和代入法是基于组合逻辑的直接竣工技巧，第三种技巧是基于流水线个D触发器的输出从右至左依序为d31，d30，，d0。音信码元的输入端为i。令D=[d0d1d31]T流露编码器目下所处的形态，I=[i63i62i0]流露第1至第64个时钟的音信码元输入，向量Dˊ=[d0ˊd1ˊ，d31ˊ] T流露编码器的下一个形态，D(64)流露64个时钟之后CRC编码器所处的形态。则计划64位并行CRC逻辑编码器，便是寻找函数联系D（64）=f（D，I）。
矩阵法的益处正在于其直观性。不过需求做大界限乘法运算。下面磋议的代入法或许取得与矩阵法相像的结果。同时可能避免大界限矩阵乘法运算。设8比特并行CRC-32电道的初始形态是d31，d30，，d0，输入是i7，i6，，j0，输出是z31，Z30，，z0。诈欺前面所述的矩阵法，可能得出8比特并行CRC-32编码器的组合逻辑外达式。如外1所示。
昭彰(3)还可能进一步化简。冗余的逻辑使得这种级联合构占用芯单方积大，且只可用于低速地方。对(3)进一步化简，可能取得Z2的最简异或外达式。同理可能取得Z3Z8的外达式。Zl，Z2，，Z8分袂对应8比特、16比特、、64比特的并行CRC运算外达式。实在外达式限于篇幅不正在这里给出。Z8中最长的异或运算外达式有52项出席运算，假若应用4-异或门则只需求用三级，即能正在日常CMOS工艺的一级传输延迟岁月之内达成。当用于以太网接入编制时，由于以太网帧不必然已矣正在64比特畛域，以是编码器应当有同时准备8、16、24、、64比特并行编码的材干。实在电道如图3。由于日常处境下大方用到64比特并行编码，以是常日使能信号mux使其他7个编码模块不处事以消重功耗。正在帧尾部依照实在处境应用这7个模块举行盈利字节的编码。
3 流水线法矩阵法和代入法素质上都是计划直接并行编码电道的技巧，二者的最终成果是相通的。直接并行竣工的CRC编码电道管制逻辑比力容易，不过需求举行繁复的组合逻辑运算。为了正在更高频率下举行并行CRC编码，可能进一步用流水线的技巧简化编码逻辑，所付出的价值是统统帧的解决延迟了8个时钟周期。图4给出了CRC编码的流水线、、D7流露。P模块(P0~P7)准备形如Di，O，O，O，O，O，O，O，Di的序列的CRC，此中Diˊ，是Di地点上的上一次输入。Diˊ的CRC码由端口R[31：0]输入，Di由端口D[7：0]输入，结果由Z[31：0]端口输出。
C模块(C1~C7)的输入是D0，O，O，O，O，O，O，O，D0和D1ˊ，O，O，O，O，O，O，O，D1的CRC(分袂由端口R1和R2输入)，输出是D0ˊ，D1ˊ，O，O，O，O，O，O，D0，D1 CRC。求P的逻辑外达式时，反复利用算法1的推论，可能求出Diˊ，O，O，O，O，O，O，Di的CRC码，再利用算法1，就可能求出Diˊ，O，O，O，O，O，O，O，Di的CRC码。直接利用算法1可能求出C模块的逻辑外达式。P模块和C模块举行异或运算的长度远小于直接并行CRC电道中的ENC8模块，以是更有利于正在高速电道中利用。
10G以太网接人编制所需接口速度高达10Gbps以上。从消重编制功耗和芯片筑筑本钱的角度研究盼望接口能处事正在200MHz以下。采用并行化计划固然可能消重编制时钟频率，但也从以下两方面减少了计划难度。最先，数据通道的并行水准越高，对它的管制就越繁复。编制采用8字节并行数据通道，则发送的以太网帧或者正在8个并行字节中的轻易一个地点上已矣，管制逻辑的计划就务必研究全盘这些或者性并一一做出相应的解决。其次，编制中的CRC编码器、扰码器等的计划须采用并行算法。为了知足IEEE802．3契约对以太网帧CRC编码的哀求，现实的编解码器模块还需求能对输入输出信号举行轻易字节数的求反运算。研究到10G接入编制的繁复性，该模块成效应当高度集成化，以便用宏信号端口对其举行操作。正在对收到的以太网帧举行校验时，没须要先准备不包罗FCS域的序列的CRC编码(结果取反)再与FCS域做比照。正在编码精确且没有误码的处境下，对统统以太网帧(包罗FCS域)举行结果不取反的CRC编码的结果应当为序列0xC704DD7BH。采用这种判别技巧，无需正在帧的已矣前制止准备CRC编码，于是可能大大简化电道计划。
本文提出的各样算法的硬件竣工曾经通过了FPGA验证，并被利用到实在芯片。应用Xilinx公司的Virtex2系列FPGA中的XC2V1000分袂仿真了采用上述代入法和流水线法计划的CRC编码器息争码器，验证了计划技巧的精确性。正在归纳研究逻辑繁复度、所占用的芯单方积和工艺哀求后，最终正在所计划的10G以太网接入芯片中，采用了代入法计划的CRC编码器息争码器。
10G以太网接入编制中需求采用并行CRC编码器。本文提出了基于组合逻辑的直接竣工和基于流水线的竣工技巧。此中直接竣工的技巧又分为矩阵法和代入法两种。颠末实在推导挖掘直接竣工的编码器可能知足延时哀求，于是被本编制所采用。而基于流水线的计划由于其延时较小，可能用于更高速的地方。本文提出的三种并行化计划技巧曾经通过了硬件验证。这些计划思思同样实用于其他线性移位寄存器，如扰码器的计划。